台湾专利TW201320255A 半導體封裝及封裝半導體裝置之方法

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专利摘要:
揭示半導體封裝及形成一半導體封裝之方法。該方法包括提供具有第一表面及第二表面之至少一晶粒。該晶粒之該第二表面包括複數個導電墊。提供一永久載體，且該至少一晶粒附著至該永久載體。該至少一晶粒之該第一表面面向該永久載體。形成具有第一表面及第二表面之一罩套以囊封該至少一晶粒。該罩套之該第一表面接觸該永久載體，且該罩套之該第二表面安置於與該晶粒之該第二表面不同之一平面內。
公开号:TW201320255A
申请号:TW101116736
申请日:2012-05-10
公开日:2013-05-16
发明作者:Catherine Bee Liang Ng；Kriangsak Sae Le；Chuen Khiang Wang；Nathapong Suthiwongsunthorn
申请人:United Test & Assembly Ct Lt；
IPC主号:H01L24-00

专利说明:
半導體封裝及封裝半導體裝置之方法
本發明係關於半導體裝置，且更特定言之，係關於半導體封裝及封裝半導體裝置之方法。
本發明為於2011年11月14日申請之同在申請中的美國專利申請案第13/295,097號之部分接續申請案，該申請案主張於2010年11月15日申請之題為「Embedded Die Fan-Out Packaging Structures and Processes」之美國臨時申請案第61/413,577號的優先權，該等申請案之全文以引用之方式併入本文中。
工業扇出解決方案涉及高資本投資成本以用於新晶圓再分配層(RDL)及凸塊設施。此外，需要用於壓縮模製系統及修整套組之新設備以使得能夠在扇出解決方案之抓放系統中進行晶圓處置。
為了最小化或避免以上所提及之花費，需要改良扇出半導體封裝製程，其能夠利用與當前晶圓級扇出解決方案相關聯的現有設備工具及製程。另外，需要產生扇出半導體封裝，其具有非常薄的封裝外型、較高I/O計數以用於晶圓級晶片尺度封裝，其中封裝應用中具有多級再分配層及(可能)系統。此外，亦需要產生具有增強的熱耗散能力之半導體封裝。
實施例大體上係關於半導體封裝。在一實施例中，呈現用於形成半導體封裝之方法。該方法包括提供具有第一表面及第二表面之至少一晶粒。晶粒之第二表面包括複數個導電墊。該方法亦包括提供永久載體，及將該至少一晶粒附著至該永久載體。該至少一晶粒之該第一表面面向該永久載體。具有第一表面及第二表面之罩套形成以囊封至少一晶粒。該罩套之該第一表面接觸該永久載體，且罩套之第二表面安置於不同於晶粒之第二表面的平面處。
在另一實施例中，揭示一種用於形成半導體封裝之方法。該方法包括提供具有第一表面及第二表面之至少一晶粒堆疊。晶粒堆疊之第二表面包括複數個導電墊。提供一永久載體，且該至少一晶粒堆疊附著至該永久載體。該至少一晶粒堆疊之該第一表面面向該永久載體。具有第一表面及第二表面之一罩套經形成以囊封該至少一晶粒堆疊。該罩套之該第一表面接觸該永久載體，且罩套之第二表面安置於不同於晶粒堆疊之第二表面的平面處。
此等實施例連同本文中所揭示之其他優點及特徵將經由參考以下描述及隨附圖式而變得顯而易見。此外，應理解，本文中所描述之各種實施例之特徵不相互排斥，且可以各種組合及排列存在。
在圖式中，相同參考字元通常貫穿不同視圖指代相同部分。又，圖式未必係按比例，而重點通常在於說明本發明之原理。在以下描述中，參看以下圖式描述本發明之各種實施例。
實施例係關於半導體封裝及用於形成半導體封裝之方法。該等封裝用於封裝一或多個半導體晶粒或晶片。對於一個以上之晶粒之狀況，晶粒可以平面配置、垂直配置或其組合來配置。晶粒(例如)可包括記憶體裝置、邏輯裝置、通信裝置、光電子裝置、數位信號處理器(DSP)、微控制器、系統單晶片(SOC)以及其他類型之裝置，或其組合。此等封裝可併入至電子產品或設備中，諸如，電話、電腦以及行動產品及行動智慧型產品。將封裝併入至其他類型之產品中亦可有用。
圖1更詳細地展示具有部分A'之半導體封裝100之一實施例的簡化橫截面圖。該封裝包括組合式或整合式佈線基板110。該佈線基板包括第一主表面111及第二主表面112。第一主表面(例如)可被稱為頂面，且第二主表面(例如)可被稱為底面。表面之其他命名亦可有用。在一實施例中，佈線基板之第一主表面包括第一區111a及第二區111b。第一區(例如)為上面安裝晶粒150之晶粒或晶片區，且第二區(例如)為非晶粒區。在一實施例中，非晶粒區圍繞晶粒區。晶粒區(例如)可安置於安裝晶粒150之中心部分中，且非晶粒區111b在晶粒附著區外部。晶粒區(例如)可同心地安置於佈線基板之周邊內。晶粒區及非晶粒區之其他組態亦可有用。
晶粒可為半導體晶粒或晶片。晶粒(例如)可為任何類型之積體電路(IC)，諸如，記憶體裝置(諸如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及各種類型之非揮發性記憶體，包括可程式化唯讀記憶體(PROM)及快閃記憶體)、光電子裝置、邏輯裝置、通信裝置、數位信號處理器(DSP)、微控制器、系統單晶片以及其他類型之裝置。
晶粒包括第一表面150a及第二主表面150b。第一表面(例如)為晶粒之非作用面或背面，且第二表面為晶粒之作用表面。晶粒之表面之其他命名亦可有用。晶粒之作用表面接觸佈線基板之晶粒區。作用表面(例如)包括最終鈍化層(未圖示)中之開口以曝露導電晶粒墊155。導電晶粒墊之表面(例如)與晶粒之第二主表面150b實質上共面。提供不與晶粒之第二主表面共面之導電墊的表面亦可有用。晶粒墊提供至晶粒之電路之連接。晶粒墊(例如)由導電材料形成，諸如，銅、鋁、金、鎳或其合金。其他類型之導電材料亦可用於晶粒墊。晶粒墊之圖案可為安置於作用表面之中心或相對側處的一或多個列。其他墊圖案(諸如，柵格或矩陣配置)亦可有用。
在一實施例中，佈線基板包括多層基板。在一實施例中，多層基板包括第一絕緣基板層113及第二絕緣基板層117。第一層包括第一表面113a及第二表面113b。第一表面可被稱為頂面，且第二表面可被稱為底面。第一層之表面之其他命名亦可有用。第一表面接觸晶粒。在一實施例中，第一層包括穿孔接點130，該等穿孔接點130自第一層之第一表面延伸至第二表面。通孔接點由導電材料形成。舉例而言，通孔接點可由銅、鋁、金、鎳或其合金形成。其他類型之導電材料亦可有用。通孔接點藉由第一絕緣基板層相互隔離。
導電跡線140安置於第一絕緣基板層之第二表面上。導電跡線由導電材料形成，諸如，銅、鋁、金、鎳或其合金。其他類型之導電材料亦可有用。導電跡線耦接至形成互連件之基板通孔接點，該等互連件耦接至同一晶粒之晶粒墊。導電跡線可包括導電墊168。
第一基板層可為介電層。介電層(例如)安置於晶粒之第二表面上。其他類型之第一基板層亦可有用。在其他實施例中，基板層可經圖案化以提供其中安置基板通孔接點之通孔。第一基板層中之通孔之形成可藉由任何適當技術來達成，包括且不限於雷射及機械鑽孔。
第二絕緣基板層包括第一表面117a及第二表面117b。第一表面可被稱為頂面，且第二表面可被稱為底面。第二絕緣基板層之表面之其他命名亦可有用。第二絕緣層之第一表面安置於第一基板層之第二表面及導電跡線上；第二表面充當封裝之底面。第二基板層使導電跡線相互隔離。第二基板層可由阻焊劑或其他介電材料形成。其他類型之第二基板層亦可有用。
開口設於其中安置封裝接點170之第二基板層中。開口(例如)曝露導電跡線上之導電墊。開口之圖案可經設計以提供所要封裝接觸圖案。舉例而言，接觸開口可以柵格圖案配置以形成BGA類型封裝。其他接觸開口圖案亦可有用。導電墊(例如)與導電跡線共面。在其他實施例中，導電墊可包括突出導電墊。導電墊可用表面保護材料(諸如OSP或金屬塗層或鍍層)進一步覆蓋。
外部封裝接點170在開口中安置於第二基板層上。封裝接點(例如)為球形結構或球。封裝接點自第二基板層之底面突出。提供不自第二基板層之底面突出之封裝接點(諸如焊盤)亦可有用。封裝接點由導電材料形成。在一實施例中，封裝接點可由焊料形成。各種類型之焊料可用於形成封裝接點。舉例而言，焊料可為鉛基或非鉛基焊料。其他類型之導電材料亦可用於形成封裝接點。
在其他實施例中，封裝接點可包括其他類型的封裝接點，諸如銅柱或金柱形凸塊(未圖示)。使用銅柱係有利的，此係因為其在回焊後不會破裂。因此，銅柱使得半導體封裝能夠產生緊密得多的間距及更為均勻的墊高高度。另一方面，金柱形凸塊有時可與各向異性導電黏著劑及熱壓縮焊接方法結合使用，以達成緊密間距。此係有利的，此係因為其允許最初設計有意欲用於線接合的周邊接合墊的IC晶片用作覆晶。其他適當類型的封裝接點亦可有用。
封裝接點經由導電跡線、基板通孔接點及晶粒墊提供對晶粒之外部接取。封裝可藉由封裝接點而電耦接至諸如電路板之外部裝置(未圖示)。
在一實施例中，組合式佈線基板為整合式封裝基板。如所述，封裝基板直接接觸晶粒區中之晶粒，其中導電跡線及通孔接點耦接至同一晶粒之晶粒墊。在一實施例中，整合式封裝基板包括直接耦接至同一晶粒之晶粒墊之通孔接點。佈線基板充當晶粒之扇出再分配結構，從而使得能夠進行再分配之扇出外部封裝連接。
如所述，第一基板層為單層。在其他實施例中，第一基板層113可包括複數個第一子層。舉例而言，第一基板層可包括第一第一子層及第二第一子層。提供具有其他數目個第一子層之第一基板層亦可有用。第一第一子層與第二第一子層(例如)可包括相同材料。提供具有不同於第二子層之材料的第一子層亦可有用。第一子層類似於第一基板層。舉例而言，第一子層包括第一表面及第二表面以及延伸穿過該等表面及第二表面上之導電跡線之基板通孔接點。子層之第一表面接觸晶粒或鄰近第一子層之第二表面。此產生具有多個導電層之第一基板層或分層堆疊。提供具有多個組合式導電層之第一基板層可促進具有晶粒接點及封裝接點之較高密度之晶粒之封裝。
在一實施例中，罩套190形成於封裝基板之第一主表面111之第二區111b上。罩套用以保護晶粒不受環境影響。舉例而言，罩套可保護晶粒不受濕氣影響。罩套(例如)由囊封材料形成。囊封材料(例如)可為模製環氧樹脂材料。其他類型之囊封材料亦可有用。
罩套包括第一主表面190a及第二主表面190b。第一表面(例如)可為頂面，且第二表面可為底面。罩套之表面之其他命名亦可有用。在一實施例中，罩套至少圍繞晶粒。舉例而言，底面190b在封裝基板之非晶粒區上安置於封裝基板上。罩套藉由圍繞晶粒來保護晶粒。
在一實施例中，非晶粒區安置於不同於晶粒區之平面中。舉例而言，如藉由部分A'所示，晶粒區及非晶粒區在封裝基板中形成梯級187。在一實施例中，晶粒區相對於罩套之第一主表面190a安置或凹入至囊封材料中。舉例而言，晶粒區111a較非晶粒區111b具有距封裝基板之底部117b更遠的距離。非晶粒區(例如)相對於罩套之第一主表面190a在晶粒區或導電晶粒墊上方。參看圖1a，晶粒之第二表面安置於不同於罩套之第二表面的平面中。在不同於晶粒的平面處設置罩套之底面有利地減輕歸因於封裝材料之熱失配之晶粒上的機械應力。
在一實施例中，罩套並不覆蓋晶粒之背面或第一表面，如圖1中所示。舉例而言，罩套之頂面190a與晶粒之背面150a大約共面。或者，罩套之頂表面無需與晶粒之背面共面。舉例而言，如稍後將描述，取決於安置於晶粒背面上的黏著劑層的厚度，罩套之第一表面190a在晶粒之背面150a上方。
在一實施例中，載體185永久地安置於罩套190a及晶粒150a之頂表面或第一表面頂部上。舉例而言，該載體保持作為經封裝晶粒之部分。該載體包括第一主表面及第二主表面。舉例而言，第一主表面185a為頂表面，且第二主表面185b為載體之底表面。載體表面之其他命名亦可有用。在一實施例中，載體之第二表面至少接觸罩套之第一表面，而載體之第一表面曝露。舉例而言，載體之第二表面覆蓋晶粒及罩套之實質上整個第一表面。
在一實施例中，黏著劑175設於載體之第二表面上。舉例而言，黏著劑接合至少該載體與晶粒。在一實施例中，黏著劑至少設於載體之第二表面與晶粒之第一表面之間。在其他實施例中，黏著劑亦可設於載體之第二表面與罩套及晶粒之第一表面之間。舉例而言，黏著劑包括薄膜、膏狀物、液體或導熱性黏著劑。亦可使用促進至少在載體與晶粒之間的接合之其他適當類型的黏著劑。黏著劑可包括任何適當厚度，只要其可在處理期間至少永久地接合晶粒與載體即可。
如圖1中所示，載體覆蓋晶粒及罩套之實質上整個第一表面。在一實施例中，如稍後將詳細描述，載體應足夠硬以充當永久載體或永久支撐物，以在裝配期間固持晶粒或晶粒堆疊。替代地或此外，舉例而言，載體亦可充當熱導體以耗散來自半導體封裝之晶粒或晶粒堆疊之熱。作為非限制性實例，載體可包括晶圓或導電板。舉例而言，晶圓可包括矽晶圓，且導電板可包括金屬板。亦可使用其他適當類型的材料來形成載體。半導體封裝亦可包括額外散熱片或熱散播器以增強熱耗散。舉例而言，熱散播器(未圖示)可附著於載體上以進一步改良熱耗散。
圖2展示半導體封裝200之另一實施例。該半導體封裝類似於圖1中所描述之半導體封裝。因而，可不描述或不詳細描述共同元件。
半導體封裝200包括安裝於佈線基板110之晶粒區111a上之晶粒堆疊210。該晶粒堆疊包括n數目個晶粒，其中n2。底部晶粒(例如)可被稱為第一(例如，n=1)，且頂部晶粒等於n。使用其他規定命名晶粒堆疊之晶粒亦可有用。晶粒堆疊(例如)可藉由任何適當類型之晶粒堆疊方法形成。如圖所示，該晶粒堆疊包括第一晶粒250₁及第二晶粒250₂。第二晶粒250₂附著至第一晶粒250₁上，且第一晶粒附著至佈線基板110之晶粒區111a。用於晶粒堆疊之晶粒可為TSV或非TSV晶粒。在一實施例中，頂部晶粒與底部晶粒兩者皆可為TSV晶粒。在又一實施例中，底部晶粒可包括TSV晶粒，且頂部晶粒可包括非TSV晶粒。非TSV晶粒(例如)可包括線接合、直接連接、覆晶晶粒等。對於具有兩個以上晶粒之晶粒堆疊，下部晶粒(除頂部晶粒以外的底部晶粒及中間晶粒)通常為TSV晶粒，而頂部晶粒為非TSV晶粒。晶粒堆疊之晶粒之其他組態或類型亦可有用。
TSV晶粒包括第一主表面250a及第二主表面250b。第一表面包括第一晶粒接點233，且第二主表面包括第二晶粒接點235。晶粒接點(例如)為具有與晶粒之第一主表面250a及第二主表面250b共面之頂面的晶粒接觸墊。提供不與晶粒之表面共面之接觸墊的表面亦可有用。其他組態之晶粒接點或晶粒接觸墊亦可有用。第一晶粒接點及第二晶粒接點由穿孔接點230互連。其他組態之TSV晶粒亦可有用。通孔接點及接觸墊(例如)由導電材料形成。導電材料(例如)可包括銅。其他類型之導電材料亦可用於通孔接點及接觸墊。
如圖所示，底部晶粒之第二晶粒接點235安裝至佈線基板之晶粒區111a上。第一晶粒接點233與晶粒堆疊之頂部晶粒配合。在一實施例中，晶粒附著薄膜或底膠217可設於形成於晶粒之間的凹穴中以促進堆疊，且保護耦接第二晶粒之導電晶粒墊155與第一晶粒之第一晶粒接點233的接合接點240。亦可設置再分配層。類似於圖1，半導體封裝200之晶粒區及非晶粒區在封裝基板中形成梯級187。對於兩個以上之晶粒用於形成晶粒堆疊之狀況，底部晶粒及中間晶粒可包括TSV晶粒。為底部晶粒及中間晶粒提供非TSV晶粒亦可有用。上方第n+1個晶粒之第二晶粒接點連接至下方第n個晶粒之第一晶粒接點。
提供罩套190以囊封晶粒堆疊210。在一實施例中，罩套至少圍繞晶粒堆疊。舉例而言，罩套至少圍繞且保護晶粒堆疊之第一晶粒250₁及第二晶粒250₂之各側。類似於圖1，晶粒區相對於罩套190之第一主表面190a安置或凹入至囊封材料中。在一實施例中，罩套之第一表面190a與晶粒堆疊之第二晶粒的第一表面150a大約共面。舉例而言，罩套不覆蓋晶粒堆疊之第二晶粒的背面或第一表面。或者，罩套之第一表面無需與晶粒堆疊之第二晶粒的第一表面共面。舉例而言，如稍後將論述，取決於安置於第二晶粒背面上的黏著劑層之厚度，罩套之第一表面高於晶粒堆疊之第二晶粒的背面。罩套之底表面安置於佈線基板之非晶粒區上。
在一實施例中，類似於圖1所述載體之載體185永久地安置於罩套及晶粒堆疊的第二晶粒之第一表面上。載體之第二表面185b至少接觸罩套190a之第一表面，而載體之第一表面185a曝露。舉例而言，載體之第二表面覆蓋第二晶粒及罩套之實質上整個第一表面。類似於圖1所述黏著劑之黏著劑175設於載體之第二表面上。在一實施例中，黏著劑至少設於載體之第二表面185b與第二晶粒之第一表面150a之間。在其他實施例中，黏著劑亦可設於載體之第二表面與罩套及晶粒之第一表面之間。舉例而言，黏著劑至少永久地接合載體與晶粒堆疊。
圖3a至圖3h展示用於形成半導體封裝300之方法之實施例。圖3a展示具有第一表面301a及第二表面301b之晶圓301。晶圓充當用於形成晶粒350之基板。第一表面(例如)為非作用表面350a，而第二表面為作用表面350b。表面之其他命名亦可有用。晶圓(例如)可為矽晶圓。其他類型之半導體晶圓亦可有用。在一實施例中，處理晶圓以包括複數個晶粒或晶片。舉例而言，在晶圓上並行處理複數個晶粒。說明性地，晶圓包括並行處理之三個晶粒。為晶圓提供其他數目個晶粒或晶片亦可有用。
晶粒350包括形成於晶圓或基板上之電路組件。該等電路組件包括(例如)電晶體、電阻器、電容器及互連件以形成IC。最終鈍化層可形成於晶粒上。最終鈍化層包括開口以曝露晶粒墊355。晶圓或基板的包括至晶粒墊之開口之表面可被稱為晶圓之作用表面。
在一實施例中，犧牲層377形成於晶圓301之作用表面上。犧牲層為隨後將被移除之暫時層。犧牲層(例如)為黏著材料。其他類型之犧牲層亦可有用。犧牲層可使用各種技術形成於基板上。舉例而言，犧牲層可藉由旋塗或層壓而提供。用於形成犧牲層之其他技術亦可有用。該技術(例如)可取決於犧牲層之類型。在一實施例中，犧牲層可在囊封製程期間半固化至較不黏。在其他實施例中，犧牲層在使用時保持膠黏以改良至支撐載體之黏著。
製程繼續進行分割與晶圓之作用表面上之晶粒及犧牲層一起處理之晶圓。分割晶圓將晶粒分成具有在作用表面上之犧牲層之個別晶粒。在另一實施例中，犧牲層377可在將晶圓分割為個別晶粒之後形成於晶粒之作用表面上。
參看圖3b，提供載體385。在一實施例中，舉例而言，載體為用於處理晶片封裝之永久載體或永久支撐物。在一實施例中，載體應足夠硬以充當支撐物，從而永久地固持晶粒且耐受進一步之處理步驟。舉例而言，載體應足夠硬以減少或防止在裝配製程期間晶片總成之翹曲。替代地或此外，舉例而言，載體亦可充當熱導體以耗散來自半導體封裝之晶粒之熱。作為非限制性實例，載體可為晶圓或導電板。舉例而言，晶圓可包括矽晶圓，且導電板可包括金屬板。亦可使用各種其他類型的材料來形成載體。
載體包括在上面處理晶粒以形成封裝之第一表面385b。載體可以條帶樣式組態以處理一列晶粒。在其他實施例中，載體經組態以處理複數列晶粒。舉例而言，載體可具有面板樣式以形成二維陣列之封裝。提供以晶圓樣式組態之載體以形成複數個封裝亦可有用。在一些實施例中，載體可經組態以形成一封裝，例如，單一樣式。所選擇樣式之類型可取決於(例如)製程之要求、可用設備或成本考慮。
說明性地，載體以具有用於形成三個封裝之三個封裝區或區域380a至380c之條帶樣式加以組態。提供具有其他數目個封裝區或樣式之載體亦可有用。封裝區包括晶粒區及非晶粒區。封裝區之大小約等於封裝之大小。作用表面350b上之塗佈有犧牲層377之晶粒350附著至晶粒區。舉例而言，三個晶粒350₁至350₃附著至永久載體上之晶粒區。
在一實施例中，黏著劑375設於載體之第一表面385b上以促進晶粒附著。其他接合技術亦可用於將晶粒附著至載體。舉例而言，黏著劑至少設於載體上之晶粒區上，以將晶片總成永久地固持至該等晶粒區。在一實施例中，黏著劑僅設於晶粒區中。在其他實施例中，黏著劑實質上設於載體之整個第一表面385b上。
在其他實施例中，黏著劑375可設於晶圓之非作用表面上。舉例而言，可在將晶圓切割為個別晶粒之前或之後塗覆黏著劑。
黏著劑可為提供晶片總成至載體之晶片總成表面之永久接合的任何類型黏著劑。黏著劑375(例如)可包括與犧牲層377相同的材料。在其他實施例中，黏著劑375可包括不同於犧牲層之材料。黏著劑可包括任何適當厚度，只要其可在處理期間至少永久地接合晶粒與載體即可。黏著劑可呈不同形式。舉例而言，黏著劑可為薄膜、膏狀物、液體或導熱性黏著劑。黏著劑可使用各種技術設於載體上，或設於晶圓或晶粒之非作用表面上。所採用之技術可取決於黏著劑之類型或形式。舉例而言，膠帶黏著劑可藉由層壓而設於載上，膏狀物黏著劑可藉由印刷而設於載體上，而液體黏著劑可藉由旋塗而設於載體上。使用其他技術將黏著劑設於載體上、設於晶圓或晶粒之作用表面上亦可有用。
在一實施例中，晶粒之非作用表面350a或背面附著至載體之晶粒區。晶粒根據設備及所使用黏著劑之類型而使用任何適當技術附著至晶粒區。
參看圖3c，罩套390經形成以囊封晶粒。在一實施例中，罩套安置於永久載體之非晶粒區中。舉例而言，囊封材料經施配以填充晶粒之間的空間。在一實施例中，囊封材料為模製化合物，諸如，模製環氧樹脂材料。提供其他類型之囊封材料亦可有用。
在一實施例中，罩套藉由轉印模製技術而形成。在一實施例中，罩套藉由薄膜輔助轉印模製技術而形成。舉例而言，薄膜393經置放而抵靠模具(未圖示)之輪廓。在一實施例中，當載體及晶粒經置放而抵靠模具時，薄膜接觸晶粒之作用表面上之犧牲層，使其間的空間留在非晶粒區中。囊封材料(諸如模製化合物)施配至模具總成中，填充非晶粒區中之空間以形成罩套。犧牲層保護晶粒之作用表面免受囊封材料影響。在模製之後，使晶粒之模製面板與模具分開。犧牲層亦促進模製面板自模製工具之釋放。用於形成罩套之其他技術亦可有用。舉例而言，罩套亦可藉由印刷或壓縮模製而形成。
移除模具使得複數個晶粒藉由罩套390及載體385而附著至彼此。載體提供對晶片之額外機械支撐以用於進一步處理。在一實施例中，罩套之表面與晶粒之表面共面。舉例而言，罩套之第一表面390a與晶粒之背面或第一表面350a共面，且第二表面390b與晶粒之作用表面或第二表面350b上之犧牲層377共面。或者，罩套之第一表面無需與晶粒之第一表面共面。舉例而言，取決於安置於載體之表面385b上之晶粒區上的黏著劑層375之厚度，罩套之第一表面390a安置於與晶粒之背面350a不同的平面中。外部散熱片或熱散播器(未圖示)亦可附著至載體之背面385a以進一步改良熱耗散。
參看圖3d，移除犧牲層377。在一實施例中，犧牲層藉由以化學品溶解層而移除。舉例而言，較佳不引起對晶粒之第二表面或作用表面之任何損壞的化學品用於移除犧牲層。其他技術亦可用於移除犧牲層。犧牲層之移除曝露晶粒及晶粒接觸墊355之作用表面或第二表面。可視情況執行清潔步驟以清潔晶粒及接觸墊之第二表面。舉例而言，可應用基於溶劑之清潔步驟。其他適當清潔技術亦可有用。
在一實施例中，罩套之第二表面390b與晶粒之作用表面350b不共面。舉例而言，晶粒之作用表面與罩套之第二表面形成梯級387。在一實施例中，晶粒之作用表面凹入於罩套之表面下。梯級之高度(例如)可約為犧牲層之厚度。其他梯級高度亦可有用。
在晶粒之作用表面與罩套表面之間設置梯級減輕歸因於在隨後形成的封裝中之晶粒與模製化合物之熱係數之間的差之機械應力。
該製程繼續以形成封裝基板。該製程(例如)繼續以形成組合式或整合式佈線基板。封裝基板(例如)包括多層基板。在一實施例中，第一絕緣基板層313設於罩套之第二表面及晶粒之作用表面上。舉例而言，第一基板層之第一表面313a接觸罩套之第二表面，且填充晶粒上之凹部。
在一實施例中，第一基板層可為介電層。介電層(例如)安置於晶粒之作用表面上。其他類型之第一基板層亦可有用。介電材料可經由諸如晶圓處理技術、旋塗、印刷等之適當技術來沈積。用於沈積第一基板層之其他技術亦可有用。
通孔315係形成於第一基板層中。通孔自第二表面313b延伸穿過第一表面313a以曝露晶粒之晶粒接觸墊。在一實施例中，通孔係藉由雷射鑽孔而形成。諸如機械鑽孔或RIE之其他技術亦可用。通孔可視所使用之通孔形成方法之製程要求及類型而具有錐形或直線輪廓。在一實施例中，通孔經形成而具有直線輪廓。提供漸縮輪廓(未圖示)亦可有用。特定言之，側壁之漸縮促進填充通孔。舉例而言，錐形側壁促進對側壁及通孔基底之均勻材料覆蓋，此減少空隙之形成。
參看圖3f，該製程繼續以形成封裝基板之導電通孔接點330及跡線340。在一實施例中，導電層形成於第一基板層上，覆蓋其第二表面且填充通孔。導電層(例如)可為銅或銅合金。其他類型之導電材料亦可用。舉例而言，其他類型之導電材料可包括鋁、金、鎳，或其組合或合金。導電層可藉由電鍍而形成。舉例而言，電化學或無電極電鍍可用於形成導電層。亦可使用形成導電層之其他適當方法。在一些實施例中，可在形成導電層之前使用晶種層。
導電層之圖案化可在電鍍製程之前借助於圖案化遮罩層而形成。或者，導電層可經圖案化以形成耦接至通孔中之基板通孔接點330之導電跡線340，該等通孔耦接至同一晶粒之晶粒墊。導電跡線及通孔接點形成互連件。導電層之圖案化可藉由任何適當蝕刻技術達成。舉例而言，經圖案化蝕刻遮罩(諸如光阻)設於導電層上。蝕刻可使用蝕刻遮罩執行以移除導電層之未受蝕刻遮罩保護之部分。蝕刻(例如)可為各向同性蝕刻，諸如，濕式蝕刻。可使用各向異性蝕刻，諸如，反應式離子蝕刻(RIE)。用於圖案化導電層之其他技術亦可有用。
在圖案化導電層之後，移除遮罩。遮罩(例如)可藉由灰化而移除。用於移除遮罩之其他技術亦可用。
如圖3g中所示，具有第一表面317a及第二表面317b之第二絕緣基板層317沈積於第一基板層上，覆蓋且填充導電跡線之間的空間。第二基板層在導電跡線之間提供絕緣。第二基板層之第一表面317a接觸第一基板層。第二基板層充當接觸遮罩。在一實施例中，第二基板由聚合物形成。第二基板層(例如)可藉由旋塗而形成。其他類型之介電材料及沈積技術亦可用於形成第二基板層。
第二基板層經圖案化以形成接觸開口319以曝露導電跡線之部分。接觸開口對應於半導體封裝之封裝接點之位置。舉例而言，接觸開口可以柵格圖案配置以形成BGA類型封裝。其他接觸開口圖案亦可有用。
在一實施例中，封裝墊或導電墊368形成於導電跡線340之曝露部分上，如圖3h中所示。在一實施例中，封裝墊包括導電材料。在一實施例中，封裝墊藉由塗佈或電鍍技術而選擇性形成於介電層之開口中。其他類型之導電材料或技術可用於形成接觸墊。導電墊(例如)與導電跡線共面。在其他實施例中，導電墊可包括突出之導電墊。導電墊可用表面保護材料(諸如OSP或金屬塗層或鍍層)進一步覆蓋。
製程繼續進行在封裝遮罩之開口中形成封裝接點370，如圖3h中所示。舉例而言，封裝接點在封裝遮罩之開口中形成於封裝墊368上。封裝接點(例如)可包括以柵格圖案配置之球形結構或球以形成BGA類型封裝。封裝接點由導電材料形成。在一實施例中，封裝接點可由焊料形成。各種類型之焊料可用於形成封裝接點。舉例而言，焊料可為鉛基或非鉛基焊料。
在一些實施例中，其他類型之封裝接點形成於開口中。舉例而言，封裝接點可包括不自第二基板層之底面突出之接點。提供不自第二基板層之底面突出之封裝接點(諸如焊盤)亦可有用。封裝接點可由不同於焊料之材料或使用其他技術形成。
在其他實施例中，封裝接點可包括銅柱或金柱形凸塊(未圖示)。使用銅柱係有利的，此係因為其在回焊後不會破裂。因此，銅柱使得能夠產生具有緊密得多的間距及更均勻的墊高高度之半導體封裝。另一方面，金柱形凸塊有時可與各向異性導電黏著劑及熱壓縮焊接方法結合使用，以達成緊密間距。此係有利的，此係因為其允許最初設計有意欲用於線接合的周邊接合墊的IC晶片用作覆晶。亦可使用其他適當類型的封裝接點。
製程繼續進行至單化該結構以形成個別半導體封裝。由此，形成諸如圖1所示半導體封裝之半導體封裝。
圖4a至圖4c展示用於形成半導體封裝400之製程之另一實施例。該製程類似於圖3a至圖3h中所描述之製程。因而，可不描述或不詳細描述共同元件。參看圖4a，提供具有晶粒堆疊配置之晶圓401。在一實施例中，處理晶圓以包括複數個晶粒堆疊410。
晶粒堆疊包括n數目個晶粒，其中n2。底部晶粒(例如)可被稱為第一(例如，n=1)，且頂部晶粒等於n。使用其他規定命名晶粒堆疊之晶粒亦可有用。晶粒堆疊(例如)可藉由任何適當類型之晶粒堆疊方法而形成。如圖所示，晶粒堆疊包括第一晶粒450₁及第二晶粒450₂。第二晶粒450₂附著至第一晶粒450₁上，且第一晶粒附著至佈線基板之晶粒區。用於晶粒堆疊之晶粒可為TSV或非TSV晶粒。在一實施例中，頂部晶粒與底部晶粒兩者皆可為TSV晶粒。在又一實施例中，底部晶粒可包括TSV晶粒，且頂部晶粒可包括非TSV晶粒。非TSV晶粒(例如)可包括線接合、直接連接、覆晶晶粒等。對於具有兩個以上晶粒之晶粒堆疊，下部晶粒(除頂部晶粒以外的底部晶粒及中間晶粒)通常為TSV晶粒，而頂部晶粒為非TSV晶粒。晶粒堆疊之晶粒之其他組態或類型亦可有用。
TSV晶粒包括第一主表面450a及第二主表面450b。第一表面包括第一晶粒接點433，且第二主表面包括第二晶粒接點435。晶粒接點(例如)為具有與TSV晶粒之第一主表面及第二主表面共面之頂面的晶粒接觸墊。提供不與晶粒之表面共面之接觸墊的表面亦可有用。其他組態之晶粒接點或晶粒接觸墊亦可有用。第一晶粒接點及第二晶粒接點由穿孔接點430互連。其他組態之TSV晶粒亦可有用。通孔接點及接觸墊(例如)由導電材料形成。導電材料(例如)可包括銅。其他類型之導電材料亦可用於通孔接點及接觸墊。
如圖4a中所示，第一晶粒接點433與晶粒堆疊之第二晶粒配合。在一實施例中，晶粒附著薄膜或底膠417可設於形成於晶粒之間的凹穴中，以促進堆疊且保護耦接第二晶粒之導電晶粒墊355與第一晶粒之第一晶粒接點433的接合接點440。對於兩個以上晶粒用於形成晶粒堆疊之狀況，底部晶粒及中間晶粒可為TSV晶粒。其他類型之晶粒亦可用於底部晶粒及中間晶粒。上方第n+1個晶粒之第二晶粒接點連接至下方第n個晶粒之第一晶粒接點。
在一實施例中，犧牲層377形成於晶粒堆疊或晶圓401之第一晶粒450₁之第二主表面450b上。
該製程繼續進行分割與晶圓之第二表面上之晶粒堆疊及犧牲層一起處理之晶圓。分割晶圓將晶粒堆疊分成個別晶粒堆疊410₁至410₃。儘管圖4b中展示三個晶粒堆疊，但應理解，其他數目個晶粒堆疊亦可具備在第二表面450b上之犧牲層。在另一實施例中，可在將晶圓分割為個別晶粒堆疊之後設置犧牲層377。
參看圖4b，該製程處於類似於圖3b中所描述之階段的階段。舉例而言，具有在載體之第一表面385b上之黏著劑375的載體385具備附著至載體上之晶粒區之晶粒堆疊410₁至410₃。在一實施例中，晶粒堆疊之第二晶粒的背面或第一表面350a附著至且接觸具有載體385之黏著劑375的晶粒區。晶粒堆疊根據所使用之設備及黏著劑類型而使用任何適當技術附著至晶粒區。在一實施例中，載體充當用於處理晶片封裝之永久載體或永久支撐物。在一實施例中，載體應足夠硬以充當用於在裝配期間固持晶粒堆疊之永久支撐物。替代地或此外，舉例而言，載體亦可充當熱導體以耗散來自半導體封裝之晶粒堆疊之熱。作為非限制性實例，載體可包括晶圓或導電板。舉例而言，晶圓可包括矽晶圓，且導電板可包括金屬板。亦可使用其他適當類型的材料來形成載體。
在一實施例中，黏著劑375設於載體之第一表面上以促進晶粒堆疊附著。其他接合技術亦可用於將晶粒堆疊永久地接合至載體。舉例而言，黏著劑至少設於載體上之晶粒區中，以將晶片總成永久地固持至該等晶粒區。在一實施例中，黏著劑設於載體之晶粒區上。在其他實施例中，黏著劑設於載體之整個第一表面上。
在其他實施例中，黏著劑375可設於晶圓之第一表面上。舉例而言，可在將晶圓切割為個別晶粒堆疊之前或之後塗覆黏著劑。舉例而言，可將黏著劑塗覆至晶粒堆疊之第二晶粒的背面或第一表面350a。
如圖4c所示，製程繼續進行至形成罩套390。在一實施例中，罩套係由類似於圖3c所述材料之囊封材料形成。在一實施例中，罩套覆蓋晶粒堆疊之各側，如圖4c所示。
在形成罩套之後，該製程繼續，類似於圖3d中所述且繼續進行。舉例而言，該製程繼續進行至形成半導體封裝，如圖3d所述且繼續進行，直至產生如圖2所述及所示之半導體封裝。
如關於圖3a至圖3h及圖4a至圖4c所述，該製程產生若干優勢。舉例而言，使用犧牲層來保護晶粒或晶粒堆疊之第二主表面或作用表面免於在模製期間受到污染。此外，犧牲層充當暫時塗層，其在模製後被移除，使得凹部產生於晶粒或晶粒堆疊之第二表面上，以緩解由模具化合物與晶粒或晶粒堆疊之間的熱失配所引起的機械應力。又，該製程允許各種模製技術(諸如印刷、轉印及壓縮模製)用於形成罩套。
儘管僅形成一個導電通孔及跡線級，且其耦接至封裝基板中同一晶粒的晶粒墊，但應理解，可包括額外導電通孔及跡線級。舉例而言，第一基板層可包括複數個第一子層。因此，與基於現有晶圓的扇出製程(其限於僅單一金屬層扇出結構)相比，該製程使得能夠在封裝基板中建立多個佈線結構。此外，由於罩套充當晶粒之機械支撐物以在其上形成封裝基板，且所得結構處於面板或條帶之形式，因此基板製程可用以在晶粒之作用表面上形成再分配結構。由此，習知晶圓再分配層形成製程並非必需的。此避免了對基於晶圓的新處理設備之資本投資的需要。
此外，所述載體充當永久載體或永久支撐物以在裝配期間固持晶粒或晶粒堆疊。由此，永久載體在裝配期間及在於晶粒之作用表面上形成再分配結構期間提供對晶粒或晶粒堆疊之額外支撐。此外，載體保持作為經封裝結構之部分。由此，形成半導體封裝之製程得以簡化，此係因為消除了移除載體及自載體移除黏著劑之步驟。此外，取決於載體所使用之材料，永久載體亦可充當熱導體以耗散來自半導體封裝之晶粒或晶粒堆疊之熱。因此，永久載體使得能夠產生具有增強熱耗散之半導體封裝。
此外，用於至少接合載體與晶粒之永久黏著劑避免了諸如樹脂滲漏之問題，且亦防止晶粒在用以形成罩套之模製製程期間偏移。此外，用於形成半導體封裝之製程進一步得以簡化，此係因為不需要額外處理步驟來移除過量囊封材料以曝露晶粒之第一表面或第二表面以供進一步處理。
在不脫離本發明之精神或實質特性的情況下，本發明可以其他特定形式體現。因此，以上實施例應在說明性而非限制本文中所描述之本發明的所有方面加以考慮。
100‧‧‧半導體封裝
110‧‧‧佈線基板
111‧‧‧第一主表面
111a‧‧‧第一區/晶粒區
111b‧‧‧第二區/非晶粒區
112‧‧‧第二主表面
113‧‧‧第一絕緣基板層
113a‧‧‧第一表面
113b‧‧‧第二表面
117‧‧‧第二絕緣基板層
117a‧‧‧第一表面
117b‧‧‧第二表面/底部
130‧‧‧穿孔接點
140‧‧‧導電跡線
150‧‧‧晶粒
150a‧‧‧第一表面/背面
150b‧‧‧第二主表面
155‧‧‧導電晶粒墊
168‧‧‧導電墊
170‧‧‧封裝接點
175‧‧‧黏著劑
185‧‧‧載體
185a‧‧‧第一表面
185b‧‧‧第二表面
187‧‧‧梯級
190‧‧‧罩套
190a‧‧‧第一主表面/頂面
190b‧‧‧第二主表面/底面
200‧‧‧半導體封裝
210‧‧‧晶粒堆疊
217‧‧‧晶粒附著薄膜/底膠
230‧‧‧穿孔接點
233‧‧‧第一晶粒接點
235‧‧‧第二晶粒接點
240‧‧‧接合接點
250₁‧‧‧第一晶粒
250₂‧‧‧第二晶粒
250a‧‧‧第一主表面
250b‧‧‧第二主表面
300‧‧‧半導體封裝
301‧‧‧晶圓
301a‧‧‧第一表面
301b‧‧‧第二表面
313‧‧‧第一絕緣基板層
313a‧‧‧第一表面
313b‧‧‧第二表面
315‧‧‧通孔
317‧‧‧第二絕緣基板層
317a‧‧‧第一表面
317b‧‧‧第二表面
319‧‧‧接觸開口
330‧‧‧導電通孔接點
340‧‧‧導電跡線
350‧‧‧晶粒
350a‧‧‧非作用表面
350b‧‧‧作用表面
350₁‧‧‧晶粒
350₂‧‧‧晶粒
350₃‧‧‧晶粒
355‧‧‧晶粒墊
368‧‧‧封裝墊/導電墊
370‧‧‧封裝接點
375‧‧‧黏著劑
377‧‧‧犧牲層
380a‧‧‧封裝區
380b‧‧‧封裝區
380c‧‧‧封裝區
385‧‧‧載體
385a‧‧‧背面
385b‧‧‧第一表面
387‧‧‧梯級
390‧‧‧罩套
390a‧‧‧第一表面/頂面
390b‧‧‧第二表面
393‧‧‧薄膜
400‧‧‧半導體封裝
401‧‧‧晶圓
410₁‧‧‧晶粒堆疊
410₂‧‧‧晶粒堆疊
410₃‧‧‧晶粒堆疊
417‧‧‧晶粒附著薄膜/底膠
430‧‧‧穿孔接點
433‧‧‧第一晶粒接點
435‧‧‧第二晶粒接點
440‧‧‧接合接點
450₁‧‧‧第一晶粒
450₂‧‧‧第二晶粒
450a‧‧‧第一主表面
450b‧‧‧第二主表面
A'‧‧‧部分
圖1及圖2展示半導體封裝之各種實施例；及圖3a至圖3h及圖4a至圖4c展示用於形成半導體封裝之方法之各種實施例。
100‧‧‧半導體封裝
110‧‧‧佈線基板
111‧‧‧第一主表面
111a‧‧‧第一區/晶粒區
111b‧‧‧第二區/非晶粒區
112‧‧‧第二主表面
113‧‧‧第一絕緣基板層
113a‧‧‧第一表面
113b‧‧‧第二表面
117‧‧‧第二絕緣基板層
117a‧‧‧第一表面
117b‧‧‧第二表面/底部
130‧‧‧穿孔接點
140‧‧‧導電跡線
150‧‧‧晶粒
150a‧‧‧第一表面/背面
150b‧‧‧第二主表面
155‧‧‧導電晶粒墊
168‧‧‧導電墊
170‧‧‧封裝接點
175‧‧‧黏著劑
185‧‧‧載體
185a‧‧‧第一表面
185b‧‧‧第二表面
187‧‧‧梯級
190‧‧‧罩套
190a‧‧‧第一主表面/頂面
190b‧‧‧第二主表面/底面
A'‧‧‧部分

权利要求:
Claims (20)
[1] 一種用於形成一半導體封裝之方法，其包含：提供具有第一表面及第二表面之至少一晶粒，其中該晶粒之該第二表面包括複數個導電墊；提供一永久載體，並將該至少一晶粒附著至該永久載體，其中該至少一晶粒之該第一表面面向該永久載體；及形成具有第一表面及第二表面之一罩套以囊封該至少一晶粒，其中該罩套之該第一表面接觸該永久載體，且該罩套之該第二表面安置於與該晶粒之該第二表面不同之一平面處。
[2] 如請求項1之方法，其包含將一黏著劑設於該載體之一第一表面上。
[3] 如請求項2之方法，其中該黏著劑至少設於該載體之該第一表面上的一晶粒區上，以將該至少一晶粒永久地固持至該載體。
[4] 如請求項1之方法，其包含將一黏著劑設於該晶粒之該第一表面上。
[5] 如請求項1之方法，其中該黏著劑包含一薄膜、膏狀物、液體或導熱黏著劑。
[6] 如請求項1之方法，其中該永久載體包括一晶圓或一導電板。
[7] 如請求項1之方法，其中在形成該罩套之前執行將該至少一晶粒附著至該永久載體。
[8] 如請求項1之方法，其包含在該至少一晶粒之該第二表面上形成一犧牲層。
[9] 如請求項8之方法，其包含在形成該罩套之後移除該犧牲層。
[10] 如請求項1之方法，其中該罩套係藉由包含轉印模製或壓縮模製之一模製技術而形成。
[11] 如請求項1之方法，其包含形成在該至少一晶粒之一第二表面上具有一互連件之一組合式封裝基板，其中該互連件耦接至同一晶粒之導電墊。
[12] 如請求項10之方法，其中形成該組合式封裝基板包括：將具有通孔之一第一經圖案化基板層設於該至少一晶粒之該第二表面上；且形成該互連件包括將一導電層設於該基板層之一表面上以在該等通孔中形成導電跡線及基板通孔接點，其中該等導電跡線及該等接點耦接至該同一晶粒之該等導電墊。
[13] 一種用於形成一半導體封裝之方法，其包含：提供具有第一表面及第二表面之至少一晶粒堆疊，其中該晶粒堆疊之該第二表面包括複數個導電墊；提供一永久載體，並將該至少一晶粒堆疊附著至該永久載體，其中該至少一晶粒堆疊之該第一表面面向該永久載體；及形成具有第一表面及第二表面之一罩套以囊封該至少一晶粒堆疊，其中該罩套之該第一表面接觸該永久載體，且該罩套之該第二表面安置於與該晶粒堆疊之該第二表面不同之一平面處。
[14] 如請求項13之方法，其包含將一黏著劑設於該載體之一第一表面上。
[15] 如請求項14之方法，其中該黏著劑至少設於該載體之該第一表面上的一晶粒區上，以將該至少一晶粒堆疊永久地固持至該載體。
[16] 如請求項13之方法，其包含將一黏著劑設於該晶粒堆疊之該第一表面上。
[17] 如請求項13之方法，其中該黏著劑包含一薄膜、膏狀物、液體或導熱黏著劑。
[18] 如請求項13之方法，其中該永久載體包括一晶圓或一導電板。
[19] 如請求項13之方法，其中在形成該罩套之前執行將該至少一晶粒堆疊附著至該永久載體。
[20] 如請求項13之方法，其包含在該至少一晶粒堆疊之該第二表面上形成一犧牲層。

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同族专利:

公开号 | 公开日

CN103107099A|2013-05-15|

CN103107099B|2015-10-14|

TWI569380B|2017-02-01|

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KR20130054115A|2013-05-24|

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引用文献:

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US20110215450A1|2010-03-05|2011-09-08|Chi Heejo|Integrated circuit packaging system with encapsulation and method of manufacture thereof|US9093415B2|2013-09-25|2015-07-28|Stats Chippac Ltd.|Integrated circuit packaging system with heat spreader and method of manufacture thereof|

US10368442B2|2015-03-30|2019-07-30|Taiwan Semiconductor Manufacturing Company, Ltd.|Integrated circuit structure and method of forming|

US9941260B2|2015-09-16|2018-04-10|Mediatek Inc.|Fan-out package structure having embedded package substrate|

KR101787832B1|2015-10-22|2017-10-19|앰코 테크놀로지 코리아 주식회사|반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

US13/295,097|US8829666B2|2010-11-15|2011-11-14|Semiconductor packages and methods of packaging semiconductor devices|

US13/467,050|US8860079B2|2010-11-15|2012-05-09|Semiconductor packages and methods of packaging semiconductor devices|

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